|
|
Automatizace analýzy výkonu a spotřeby zvoleného systému
Rudolf, Tomáš ; Jaroš, Jiří (oponent) ; Nikl, Vojtěch (vedoucí práce)
Tato práce se zabývá zvýšením efektivity superpočítačů. Vyšší efektivity lze dosáhnout pomocí snížení frekvence procesoru, pokud to daný algoritmus výrazně nezpomalí. Tato práce představuje sadu skriptů určených ke sledování spotřeby procesoru společně se skripty pro vizualizaci těchto naměřených hodnot. Dále také umožňuje jednoduché ovládání frekvence procesoru. Vytvořené řešení poskytuje uživateli možnost změřit efektivitu a optimalizovat výpočetní výkon počítače specificky pro jeho algoritmus. Díky této práci bude uživatel informován o tom, zda je výhodné provozovat jeho algoritmus na té či oné frekvenci procesoru.
|
|
|
Implementace jednotky pro obsluhu bootování Intel FPGA
Hak, Tomáš ; Fukač, Tomáš (oponent) ; Matoušek, Jiří (vedoucí práce)
Tato práce se dotýká využití technologie FPGA v oblasti počítačových sítí, konkrétně pro hardwarovou akceleraci zpracování síťového provozu na síťové kartě vyvíjené sdružením CESNET, z. s. p. o. Technologie FPGA je oblíbená zejména díky možnosti snadno rekonfigurovat čip a opravit tak případné chyby či aktualizovat firmware. Práce nejprve pojednává o návrhu a implementaci nové jednotky pro Intel FPGA, která bude schopná komunikovat s externí konfigurační flash pamětí čipu osazeného na výše zmiňované kartě. Dále pak řeší návrh a implementaci softwarového nástroje, který bude umožňovat skrze nově implementovanou firmwarovou jednotku nahrát do flash paměti nová konfigurační data a vynutit si rekonfigurování FPGA čipu pomocí těchto nově nahraných dat. Ke konci práce je funkcionalita nově implementovaného systému otestována v praxi.
|
|
|
Analýza výkonnosti procesorů IBM POWER8
Jelen, Jakub ; Kešner, Filip (oponent) ; Jaroš, Jiří (vedoucí práce)
Práce se zabývá systémem IBM Power8 v porovnání s dnes běžně používanými řešeními s procesory Intel Xeon. Výkonnost je vyhodnocována nejen na úrovni celého systému, ale také na úrovni jednotlivých vláken a jader a paměti. Různé metriky jsou demonstrovány na typických optimalizovaných algoritmech. Testovaný stroj Power8 disponuje extrémně rychlou pamětí poskytující rychlost až 145 GB/s mezi pamětí a procesorem, které se dnešní procesory Intel nevyrovnají. Výpočetní síla je pouze srovnatelná (Násobení matic) nebo slabší (N-body simulace, dělení, složitější algoritmy) v porovnání s aktuálním Intel Haswell-EP. Procesor IBM Power8 je dnes schopný konkurovat procesorům Intel a bude zajímavé sledovat následující generaci Power9 a jeho výkonnost v porovnání s aktuálními a budoucími procesory Intel.
|
|
|
Intel Integrated Performance Primitives a jejich využití při vývoji aplikací
Machač, Jiří ; Přinosil, Jiří (oponent) ; Malý, Jan (vedoucí práce)
Cílem prezentované práce je demostrace a zhodnocení přínosu vypočetních systémů SIMD a to zejména jednotek MMX, SSE, SSE2, SSE3, SSSE3 a SSE4 firmy Intel, pomocí vytvořených demostračních aplikací knihovnou Intel Integrated Performance Primitives. Nejprve prezentujeme možnosti programování SIMD pomocí intrinsic funkcí, vektorizace a knihovny Intel Integrated Performance Primitives, dále pak popisujeme možnosti vyhodnocení jednotlivých algoritmů. V závěru práce ukazujeme postup programování za použití knihovny Intel Integrated Performance Primitives.
|
|
|
Využitie grafických procesorov pre univerzálne výpočty v priemyselných systémoch
Lukačovič, Martin ; Mašek, Jan (oponent) ; Krkoš, Radko (vedoucí práce)
Práca sa zaoberá možnosťami grafických procesorov v oblasti GPGPU. Obsahuje historické riešenia až po súčasné architektúry. Rovnako sú popísané grafické procesory od najväčších súčasných výrobcov, ich zameranie a ciele v budúcnosti. Pre implementáciu algoritmov pomocou GPU sú potrebné API rozhrania, ktoré ponúkajú rôzne možnosti prevedenia. Okrem CPU a GPU sa pre univerzálne paralélne výpočty využívajú i alternatívy ako FPGA a DSP, kedy je potrebné zvážiť cenovú a energetickú náročnosť. V práci je venovaná časť spôsobu komunikácie s hardwarom a moderným pamäťovým prístupom. Pre demonštráciu paralelného výpočtu bola uskutočnená implementácia násobenia matíc v OpenCL.
|
|
|
Efektivní implementace vysoce náročných algoritmů na vícejádrových procesorech
Tomečko, Lukáš ; Bidlo, Michal (oponent) ; Jaroš, Jiří (vedoucí práce)
Cieľom tejto práce je paralelizovať a vektorizovať simuláciu toku kvapalín. Dosiahne sa to pomocou knižnice OpenMP a prekladaču od Intelu. Implementované boli rôzne prístupy k problému, ako napr. cache blocking, zoraďovanie dát počas behu a dočasné reorganizovanie dát v pamäti. Skombinovaním najrýchlejších riešení sa podarilo simuláciu celkovo zrýchliť 11,4krát na 16 jadrách, pričom testy prebiehali na ostravskom superpočítači Anselm. Výsledky ukazujú, že výsledná aplikácia dobre škáluje s pribúdajúcim počtom jadier. Ďalej, vektorizovanie daného problému bolo možné len čiastočne z dôvodu nevhodného spôsobu práce s dátami.
|
|
| |
|
|
Vzorové úlohy pro hradlová pole
Bajer, Jan ; Spáčil, Tomáš (oponent) ; Bastl, Michal (vedoucí práce)
Tato práce se zabývá problematikou hradlových polí a jejich postavením vzhledem k mikroprocesorové technice. Cílem je představit práci s hradlovými poli na sadě základních realizací v rámci oboru mechatronika. Úlohy jsou zpracovány s využitím jazyka VHDL a jsou primárně určeny na zařízení od společnosti Altera / Intel.
|
|
|
Implementation of Digital Circuit for High-Speed Network Communication in FPGA
Kondys, Daniel ; Cíbik, Peter (oponent) ; Smékal, David (vedoucí práce)
Network cards with a hardware acceleration feature are a popular solution for meeting the ever-increasing demands for throughput in high-speed networks. Utilizing the FPGA chips as the hardware acceleration elements, this thesis presents a generic and highly modular digital circuit for FPGA that manages data transfers in form of Ethernet frames at rates reaching up to 400 Gbps. High-end FPGAs often contain hard IP blocks that simplify communication over the Ethernet protocol. The target FPGAs Intel Stratix 10 and Intel Agilex contain the E- and F-tile hard IP blocks for Ethernet, respectively. Before explaining the architecture of the designed digital circuit, it focuses on the theoretical background describing the basic functions of the Ethernet protocol, the given Intel FPGAs and the provided Ethernet hard IP blocks. After explaining its design and implementation, the thesis describes the steps taken during verification and hardware tests executed on platforms with the given FPGAs. The results of these tests indicated a successful implementation, as the data rate of 400 Gbps was reached. This digital circuit aims to be a part of the FPGA design for the XpressSX AGI-FH400G network card (among others) created by companies CESNET z.s.p.o and REFLEX CES.
|
|
|
FPGA Digital Circuit for up to 400 Gbps Transfers over Ethernet
Kondys, D. ; Smékal, D.
Network cards with a hardware acceleration feature are a popular solution for meeting the ever-increasing demands for throughput in high-speed networks. Utilizing the FPGA (Field Programmable Gate Array) chips as the hardware acceleration elements, this paper presents a generic and highly modular digital circuit for FPGA that manages the transfer of data in form of Ethernet frames at rates reaching up to 400 Gbps. To achieve this, the proposed digital circuit takes advantage of the Ethernet intellectual property (IP) blocks in high-end FPGAs from Intel. By first implementing and fine-tuning it for data rates up to 100 Gbps, the next step is expanding it to reach data rates up to 400 Gbps. The created digital circuit will then be used in the FPGA design for the XpressSX AGI-FH400G network card (among others) created by companies CESNET a.l.e and REFLEX CES. Even though the target data rate is 400 Gbps, this paper focuses on the first step, which is the utilization of the Intel Ethernet hard IP blocks to reach 100 Gbps.
|
host ::
RSS.